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XMEGA A [MANUAL]
8077I–AVR–11/2012
Table 5-6.
DMA channel source address mode settings.
Bit 3:2 – DESTRELOAD[1:0]: Channel Destination Address Reload
These bits decide the DMA channel destination address reload according to Table 5-7. These bits cannot be changed if
the channel is busy.
Table 5-7.
DMA channel destination address reload settings.
Bit 1:0 – DESTDIR[1:0]: Channel Destination Address Mode
These bits decide the DMA channel destination address mode according to Table 5-8. These bits cannot be changed if
the channel is busy.
Table 5-8.
DMA channel destination address mode settings.
5.14.4 TRIGSRC – Trigger Source register
Bit 7:0 – TRIGSRC[7:0]: Channel Trigger Source Select
These bits select which trigger source is used for triggering a transfer on the DMA channel. A zero value means that the
trigger source is disabled. For each trigger source, the value to put in the TRIGSRC register is the sum of the module’s or
SRCDIR[1:0]
Group Configuration
Description
00
FIXED
Fixed
01
INC
Increment
10
DEC
Decrement
11
–
Reserved
DESTRELOAD[1:0]
Group Configuration
Description
00
NONE
No reload performed.
01
BLOCK
DMA channel destination address register is reloaded with initial value
at end of each block transfer.
10
BURST
DMA channel destination address register is reloaded with initial value
at end of each burst transfer.
11
TRANSACTION
DMA channel destination address register is reloaded with initial value
at end of each transaction.
DESTDIR[1:0]
Group Configuration
Description
00
FIXED
Fixed
01
INC
Increment
10
DEC
Decrement
11
–
Reserved
Bit
7
6543
210
+0x03
TRIGSRC[7:0]
Read/Write
R/W
Initial Value
0
0000
000
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